31/08/2026
🧠⚡【HBM 先進封裝路線圖|從 TSV、MR-MUF 到混合鍵合,AI 記憶體為什麼愈來愈像一套 3D 系統?】
生成式 AI 持續推升 GPU 與 AI 加速器的運算量,但處理器算得再快,如果資料無法及時送進運算核心,效能仍會卡在「Memory Wall|記憶體牆」。
因此,HBM|High Bandwidth Memory|高頻寬記憶體,已成為 AI 晶片的重要架構。
它透過:
TSV|Through-Silicon Via|矽穿孔
+ DRAM 晶粒垂直堆疊
+ 2.5D 矽中介層/先進基板整合
在有限封裝面積內建立大量平行資料通道,同時兼顧頻寬、容量與能源效率。
但從 HBM3E 的 12Hi、16Hi,進入 HBM4、HBM4E,甚至未來 20Hi 以上堆疊後,競爭重點已不只是 DRAM 本身速度,而是:
TSV、晶圓薄化、微凸塊、接合材料、翹曲控制、底部填充、散熱與可靠度,能不能一起突破。
━━━━━━━━━━━━━━
🔵 HBM4 不只是速度升級,而是整個封裝結構同步放大
依 JEDEC HBM4 標準,介面寬度由 HBM3 世代的 1,024-bit增加至 2,048-bit,獨立通道數由 16 組提升至 32 組。
在每接腳傳輸速率 8 Gb/s 的條件下,理論總頻寬可達約:
2,048 bit × 8 Gb/s ÷ 8
=2,048 GB/s
≈ 2 TB/s
不過,「2 TB/s」代表標準規格下的頻寬等級,實際產品仍會依傳輸速率、堆疊配置、控制器與客戶設計而不同。
當 I/O、TSV、供電路徑與堆疊層數持續增加,工程挑戰也會同步放大:
晶粒必須更薄、凸塊間距更小、接合界面更多、封裝翹曲更難控制,熱量也更不容易從堆疊內部排出。
所以 HBM4 真正困難的地方,不只是把資料傳得更快,而是如何在固定封裝高度內,維持每一層晶粒的電性連接、機械強度與熱可靠度。
━━━━━━━━━━━━━━
🟣 TSV、微凸塊、晶圓薄化與堆疊,是 HBM 的四大基礎製程
一顆 HBM 並不是把多片 DRAM 疊起來就完成,而是整合多項晶圓級與封裝級製程。
第一項是 TSV Formation|矽穿孔製作。先在矽晶圓形成高深寬比孔洞,再依序完成絕緣襯層、阻障層、種子層及銅填孔。任何空洞、接縫、殘留應力或銅突出,都可能影響後續電性與可靠度。
第二項是 Micro-Bump Formation|微凸塊製作。微凸塊通常透過微影、金屬沉積及電鍍形成,負責連接上下晶粒;當間距持續縮小,凸塊高度均勻性、對位精度與橋接風險會變得更加敏感。
第三項是 Wafer Thinning|晶圓薄化。為了在封裝高度限制內增加堆疊層數,必須進行暫時接合、背面研磨、薄化、TSV 露出與解接合。晶粒愈薄,雖然有利於高層堆疊,卻更容易出現破片、翹曲與搬運損傷。
最後才是 Chip Stacking/Underfill|晶粒堆疊與底部填充。這一步必須同時處理接合良率、晶粒翹曲、窄間隙填充、熱膨脹係數差異及長期熱循環可靠度。
HBM 因此可以說是:
TSV、薄晶圓、精密接合、模封材料與熱管理的整合型先進封裝。
━━━━━━━━━━━━━━
🟢 Advanced MR-MUF,正在支撐 HBM 往 16Hi 發展
目前 HBM 堆疊常見的技術路線包括:
TC-NCF|熱壓接合+非導電膜
MR-MUF|大量回焊+模封底部填充
TC-NCF 是逐層進行熱壓接合,對接合位置與界面控制具有優勢,但製程效率、熱歷程與材料熱阻需要仔細管理。
MR-MUF 則先完成多層晶粒與微凸塊的大量回焊,再以模封材料填入晶粒間隙。它具有較高生產效率及良好散熱潛力,但非常依賴:
Warpage Control|翹曲控制
Fine-Pitch Integration|細間距整合
Narrow-Gap Filling|窄間隙填充
SK hynix 公布的 16 層 HBM3E,採用 Advanced MR-MUF,將 16 片 DRAM 晶粒堆疊成 48 GB HBM;官方說明指出,相關翹曲控制可處理較既有設計薄約 40%的晶粒,並藉由新型保護材料改善散熱。
這也代表 MR-MUF 並沒有因為混合鍵合出現就立即退場。至少在既有供應鏈、量產成熟度、設備相容性與成本考量下,Advanced MR-MUF 仍可能持續向更薄晶粒、更窄間隙及更高層數演進。
━━━━━━━━━━━━━━
🟠 為什麼 20Hi 以上會開始討論 Hybrid Bonding?
傳統微凸塊架構需要保留凸塊高度與底部填充空間。當 HBM 從 12Hi、16Hi 繼續往 20Hi 以上發展時,便會逐漸面臨:
總封裝高度不足、微凸塊間距縮小、寄生效應增加、熱路徑拉長及填充難度上升。
Hybrid Bonding|混合鍵合/混合接合,則讓晶粒表面的介電層與介電層先直接接合,再透過後續退火形成高密度 Cu–Cu 連接,減少傳統凸塊與晶粒間隙所占用的高度。
它的潛在優勢包括:
更細的互連間距、更短的訊號路徑、更低的寄生電容與電感,以及在固定 Z-Height 下容納更多或較厚的核心晶粒。
SK hynix 在 Hot Chips 2026 技術分享中,將混合鍵合指向 20Hi 以上堆疊、低於 18 μm 的互連/TSV 間距,以及更高熱效率;但這些數字屬於特定技術方案與簡報比較,不能直接視為所有 HBM 產品的固定規格。
混合鍵合本身也不是沒有挑戰。它對表面平坦度、顆粒污染、銅凹陷與突出、介電層品質、對位精度及低溫接合窗口的要求極高;任何微小缺陷,都可能在大量細間距接點中形成空洞或開路。
因此比較精確的說法是:
混合鍵合是超高層數 HBM 的重要候選技術,但短期內更可能與 Advanced MR-MUF 並行發展,而不是立即全面取代。
相關研究也指出,混合鍵合雖有機會縮短垂直熱路徑、降低堆疊高度並改善電性,但仍必須同時處理銅密度、界面應力、熱膨脹係數不匹配、翹曲與剝離等可靠度問題。
━━━━━━━━━━━━━━
🔴 層數愈高,真正限制 HBM 的可能不再只是接合,而是熱
HBM 的功耗與資料傳輸密度提高後,熱量會在 DRAM 堆疊、Logic Base Die 及 D2D PHY 區域累積。
外部散熱器可以把封裝表面的熱帶走,但堆疊內部的熱仍必須穿過:
矽晶粒、TSV、接合界面、底部填充材料與基礎晶粒
才能進入主要散熱路徑。當層數增加,局部熱點、材料熱膨脹差異與熱機械應力都可能進一步惡化。
SK hynix 於 2026 年公布的 iHBM 概念,是在 D2D PHY 高熱集中區域配置具電氣絕緣性及高導熱性的 ICE|Integrated Cooling Elements|整合式冷卻元件,建立額外散熱路徑。依該公司公布結果,這項設計可使熱阻降低約 30%;但這是特定架構與測試條件下的公司數據,實際改善幅度仍會受到封裝設計與系統散熱條件影響。
未來 HBM 的競爭,可能會從「哪一家堆得更高」,轉變成:
誰能在更高堆疊下,把熱可靠地帶出去。
━━━━━━━━━━━━━━
⚙️ HBM4 的另一場變革,發生在 Logic Base Die
過去 HBM 底層主要負責訊號與電源傳遞,但 HBM4 開始更強調 Logic Base Die|邏輯基礎晶粒。
將介面、控制、修復、測試、訊號與電源管理功能整合至先進邏輯製程,有助於提高 HBM 與 GPU/AI 加速器之間的連接效率,也讓客製化 HBM 成為可能。
此外,隨著 I/O 及供電需求增加,Power TSV 與 PDN|Power Delivery Network|電源傳輸網路的設計也變得更重要。TSV 不再只負責資料傳輸,還必須提供低阻抗、均勻且穩定的垂直供電路徑。
因此,下一代 HBM 已不只是:
Memory Stack|記憶體堆疊
而是逐漸發展成:
DRAM+Logic Base Die+Advanced Packaging+Thermal Management
共同構成的系統級架構。
━━━━━━━━━━━━━━
🚀 從 2.5D 走向真正的 3D System Integration
目前 AI 加速器多採用 2.5D 架構,將 GPU、AI ASIC 與多顆 HBM 配置在矽中介層或其他高密度互連平台上。
未來則可能進一步走向:
2D|封裝安裝於電路板
→ 2.5D|多晶粒整合於中介層
→ 3D|邏輯晶粒、記憶體與功能晶粒垂直整合
到了這個階段,HBM 不再只是最後才接上的記憶體元件,而是必須從系統設計初期,就與邏輯晶粒、中介層、封裝基板、供電及冷卻架構共同設計。
HBM 的下一場競爭,本質上是材料、製程、設備、封裝與系統共同參與的整合戰。
從 TSV 深孔蝕刻與銅填孔、晶圓暫時接合與解接合、微凸塊電鍍、CMP 表面控制,到助焊劑、清洗液、模封底填材料、混合鍵合界面與熱管理材料,每一個環節都可能影響最終良率與可靠度。
景明 ECHO 持續關注半導體先進封裝、高純化學品、濕製程材料、微影與清洗應用,協助研發與製程端掌握從材料規格、分析驗證到供應鏈整合的關鍵需求。
━━━━━━━━━━━━━━
📚 參考資料
JEDEC, JESD270-4: High Bandwidth Memory 4 (HBM4), 2025;HBM4 標準摘要:JEDEC HBM4 Standard Release
SK hynix, SK hynix Announces the World’s Largest Capacity 16-Layer HBM3E Under Development at SK AI Summit 2024, 2024:官方資料
SK hynix, VP Gyujei Lee Targets Continued HBM Success With Next-Gen Packaging Technology, 2024:官方資料
SK hynix, Advanced MR-MUF: Connecting Vertically Stacked Chips With Ease, 2023:官方技術文章
SK hynix, SK hynix Presents Leading AI Memory at COMPUTEX TAIPEI 2025, 2025:官方資料
SK hynix, SK hynix Unveils iHBM Thermal Solution to Boost AI Performance, 2026:官方資料
Lee, S.-H. et al., “Thermal Issues Related to Hybrid Bonding of 3D-Stacked High Bandwidth Memory: A Comprehensive Review,” Electronics, 14, 2682, 2025:DOI: 10.3390/electronics14132682
Huang, L.-H.; Cheng, Y.-Y.; Wu, T.-L., “Analysis and Optimization of HBM3 PPA for TSV Model With Micro-Bump and Hybrid Bonding,” IEEE Transactions on Components, Packaging and Manufacturing Technology, 2024:DOI: 10.1109/TCPMT.2024.3483445
SK hynix Hot Chips 2026 HBM Packaging 技術分享之產業報導:TechNews 科技新報
#先進封裝 #混合鍵合 #晶圓薄化 #半導體材料 #熱管理 #景明化工